SSE3
Sign in to saveAlso known as SSE 3
SSE3, Streaming SIMD Extensions 3, also known by its Intel code name Prescott New Instructions (PNI), is the third iteration of the SSE instruction set for the IA-32 (x86) architecture. Intel introduced SSE3 in 2004 with the Prescott revision of their Pentium 4 and Celeron D CPUs. In April 2005, AMD introduced a subset of SSE3 in revision E (Venice and San Diego) of their Athlon 64 CPUs. The earlier SIMD instruction sets on the x86 platform, from oldest to newest, are MMX, 3DNow! (developed by AMD, no longer supported on newer CPUs), SSE, and SSE2.
Wikidata facts
- Instance of
- instruction set architecture
- Part of
- Intel 64
- Based on
- Streaming SIMD Extensions
Show 2 more facts
- different from
- Supplemental Streaming SIMD Extensions 3
- start time
- 2004-00-00
Sources (1)
via Wikidata · CC0
Article · Italiano
SSE3 (conosciuto anche con il nome di Prescott New Instructions o PNI) è un instruction set SIMD dell'architettura IA-32, sviluppato da Intel, che estende la precedente versione (SSE2). I primi set SIMD sulle piattaforme x86 sono stati l'MMX, e il 3DNow! (usato solo da parte di AMD), e successivamente SSE e SSE2. Intel ha introdotto le istruzioni SSE3 agli inizi del 2004 con il Pentium 4 basato sul core Prescott, mentre AMD ha provveduto a implementarne il supporto nei suoi Athlon 64, attraverso la "revision" E, solo nell'aprile 2005. Il set SSE3 originale aggiunge 13 nuove istruzioni rispetto al predecessore SSE2; la più rivoluzionaria di queste istruzioni consente di lavorare orizzontalmente in un registro in contrapposizione con quanto avveniva precedentemente in cui era possibile solo verticalmente. Più precisamente, sono state aggiunte le istruzioni per sommare e sottrarre i molteplici valori memorizzati in un singolo registro. Tali istruzioni semplificano l'implementazione di un gran numero di operazioni DSP e 3D. È inoltre presente una nuova istruzione per convertire i numeri a virgola mobile in interi senza interferire con il normale flusso dell'elaborazione della CPU, quindi senza creare stalli nella pipeline. Nel 2006, con il lancio dell'architettura Intel Core Microarchitecture è stata lanciata sul mercato un'evoluzione del set SSE3, chiamato SSSE3 che aggiunge altre 32 istruzioni e ottimizza una serie di aspetti del set originale.
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